Imec setzt auf zweireihige CFET-Technologie für den A7-Technologieknoten

Abbildung 1 – Konzeptuelle Darstellung (a) eines einreihigen CFET und (b) eines zweireihigen CFET. Das Layout eines Flipflops (D-Flipflop oder DFF) zeigt eine Verringerung der Zellenhöhe und -fläche um 24 nm (oder 12,5 %) beim Übergang von einem einreihigen zu einem zweireihigen CFET (H. Kuekner et al., IEDM 2024). / Figure 1 – Conceptual representation of (a) a single-row CFET and (b) a double-row CFET. The layout of a flip-flop (D-type flip-flop or DFF) shows a reduction of the cell height & area with 24nm (or 12.5%) when transitioning from a single-row to a double-row CFET (H. Kuekner et al., IEDM 2024).

Abbildung 2 – Virtueller Prozessablauf für den Aufbau einer zweireihigen CFET-Architektur. Der mit 3D Coventor simulierte Prozessablauf ging von den Spezifikationen einer „virtuellen“ CFET-Fab aus und projizierte zukünftige Verarbeitungskapazitäten und Designspielräume (H. Kuekner et al., IEDM 2024). Die Detailansicht zeigt ein TEM eines monolithischen CFET-Technologie-Demonstrators, der in der 300-mm-Reinraum-F&E-Einrichtung von imec hergestellt wurde (A. Vandooren et al., IEDM 2024). / Figure 2 – Virtual process flow for building a double-row CFET architecture. The process flow, simulated with 3D Coventor, started from the specifications of a ‘virtual’ CFET fab, projecting future processing capabilities and design margins (H. Kuekner et al., IEDM 2024). The zoom-in represents a TEM of a monolithic CFET technology demonstrator fabricated within imec’s 300mm R&D cleanroom facility (A. Vandooren et al., IEDM 2024).

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, präsentiert auf dem 2024 IEEE International Electron Devices Meeting (IEDM) eine neue CFET-basierte Standardzellenarchitektur, die aus zwei Reihen CFETs mit einer dazwischen liegenden gemeinsamen Leitung für die Signalführung besteht. Die Hauptvorteile dieser zweireihigen CFET-Architektur sind die Vereinfachung des Prozesses und eine erhebliche Reduzierung der Logik- und SRAM-Zellenfläche, wie aus der DTCO-Studie (Design-Technology Co-Optimization) von imec hervorgeht. Die neue Architektur ermöglicht eine Reduzierung der Standardzellenhöhe von 4 auf 3,5 T im Vergleich zu herkömmlichen einreihigen CFETs.

Die Halbleiterindustrie macht erhebliche Fortschritte bei der Herstellung von (monolithischen) CFET-Bausteinen, die in der Roadmap der Logiktechnologie Gate-All-Around-Nanosheets (NSHs) ablösen sollen. Die Stapelung von n- und pFET-Bausteinen verspricht Vorteile hinsichtlich Leistung, Performance und Fläche (PPA), wenn sie mit Rückseitentechnologien für die Stromversorgung und Signalführung kombiniert wird. Auf Schaltungsebene sind jedoch noch mehrere Optionen für die Integration der CFETs in eine Standardzelle offen, um die erwarteten PPA-Vorteile zu erzielen oder zu verbessern. Eine besondere Herausforderung stellt die MOL-Konnektivität (Middle-of-Line) dar, d. h. die Verbindungen, die Source-/Drain- und Gate-Kontakte mit den ersten Metallleitungen (auf der Vorder- und Rückseite) verbinden und eine Top-to-Bottom-Konnektivität für Strom und Signal gewährleisten.

Aus einer DTCO-Studie zum Vergleich von Standardzellenarchitekturen geht hervor, dass der zweireihige CFET laut imec den optimalen Kompromiss zwischen Machbarkeit und Flächeneffizienz für A7-Logikknoten bietet. Diese neue Architektur geht von einer Basiszelle aus, bei der eine Seite des CFET für Stromanschlüsse optimiert ist – einschließlich einer Stromschiene (VSS) zur Stromversorgung des oberen Elements von der Rückseite und einer direkten Verbindung zur Rückseite des unteren Elements. Die andere Seite ist für Signalverbindungen optimiert, indem eine mittlere Routingwand (MRW) für die Verbindung von oben nach unten bereitgestellt wird. Die zweireihige CFET-Standardzelle (mit zwei Reihen gestapelter Elemente) wird dann durch Spiegelung zweier Basiszellen gebildet, die sich dieselbe MRW für die Signalverbindung teilen (siehe Abbildung 1).

Geert Hellings, Programmdirektor DTCO bei imec: „Unsere DTCO-Studie zeigt, dass eine gemeinsame MRW für jeweils 3,7 FET ausreicht, um Logik- und SRAM-Zellen zu bauen. Dadurch können wir die Standardzellenhöhen im Vergleich zu ‚klassischen‘ einreihigen CFETs von 4 auf 3,5 T weiter reduzieren. Dies führt zu einer signifikanten Flächeneinsparung von 15 Prozent bei SRAM-Zellen. Im Vergleich zu SRAMs, die beispielsweise mit der A14-NSH-Technologie hergestellt werden, ermöglichen zweireihige CFET-basierte SRAMs eine Flächenreduzierung von mehr als 40 Prozent und bieten damit einen weiteren Skalierungspfad für SRAMs.“ Der zweireihige CFET führt auch zu einer Vereinfachung des Prozesses, da der MRW-Graben von zwei Reihen von CFET-Geräten gemeinsam genutzt wird. Dadurch entfällt die Notwendigkeit einer zusätzlichen Durchkontaktierung mit hohem Aspektverhältnis, um die oberen und unteren Bauelemente zu verbinden, falls erforderlich, wodurch die Komplexität und die Kosten der MOL-Verarbeitung reduziert werden.

„Seit dem 7nm-Technologieknotenpunkt trägt die Standardzellenoptimierung durch DTCO zusätzlich zur herkömmlichen Geräteskalierung einen immer größeren Anteil zur Erhöhung der Knotendichte bei“, fügt Geert Hellings hinzu. “Für unsere DTCO-Studie zu CFET-Architekturen sind wir von den Prozessfähigkeiten ausgegangen, die in zukünftigen CFET-Fabriken vorgesehen sind, um branchenrelevante Prozessabläufe zu gewährleisten (Abbildung 2). Darüber hinaus validieren wir unser virtuelles Fab-Konzept mit Technologie-Proof-of-Concepts, die im 300-mm-Reinraum von imec durchgeführt werden. Diese Kombination aus virtueller Fabrik und realen Pilotlinienaktivitäten ist ein entscheidender Schritt zur Weiterentwicklung unserer Roadmaps.“ So demonstrierte imec auch auf der IEDM experimentell einen wichtigen Baustein dieser zweireihigen CFET-Architektur: einen funktionalen monolithischen CFET mit direktem Rückseitenkontakt zur Source/Drain des unteren pMOS-Bauteils. Dies wurde durch EUV-Rückseitenstrukturierung realisiert, die eine dichte rückseitige Strom- und Signalverdrahtung und eine enge Überlagerung (