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Alle Veröffentlichungen zur Rubrik Elektronik (Wafer, Halbleiter, Mikrochips,...)

Ein 300 mm Siliziumwafer mit Tausenden von GaAs-Bauelementen mit einer Nahaufnahme mehrerer Dies und eine Rasterelektronenmikroskop-Aufnahme einer Nano-Ridge-Anordnung aus GaAs nach der Epitaxie. / A 300 mm silicon wafer containing thousands of GaAs devices with a close-up of multiple dies and a scanning electron micrograph of a GaAs nano-ridge array after epitaxy. Ein 300 mm Siliziumwafer mit Tausenden von GaAs-Bauelementen mit einer Nahaufnahme mehrerer Dies und eine Rasterelektronenmikroskop-Aufnahme einer Nano-Ridge-Anordnung aus GaAs nach der Epitaxie. / A 300 mm silicon wafer containing thousands of GaAs devices with a close-up of multiple dies and a scanning electron micrograph of a GaAs nano-ridge array after epitaxy.
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Imec verzeichnet durchschlagenden Erfolg in der Siliziumphotonik und ebnet damit den Weg für kostengünstige und leistungsstarke optische Komponenten.

Erste komplette Fertigung von elektrisch gepumpten GaAs-basierten Nano-Ridge-Lasern auf 300-mm-Siliziumwafern im Wafer-Maßstab

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, hat mit der erfolgreichen Demonstration elektrisch betriebener GaAs-basierter Multi-Quantum-Well-Nanoridge-Laserdioden, die vollständig monolithisch auf 300-mm-Siliziumwafern in seiner CM…
Staatssekretär Dr. Patrick Rapp (r.), Ministerium für Wirtschaft, Arbeit und Tourismus, übergibt der Institutsleitung des Fraunhofer IAF, Dr. Patricie Merkert (m.) und Prof. Dr. Rüdiger Quay (l.), den symbolischen Scheck über die Fördersumme in Höhe von 4,35 Mio. Euro. © Fraunhofer IAF / State Secretary Dr. Patrick Rapp, Ministry of Economic Affairs, Labour and Tourism, hands over the symbolic cheque for the funding amount of 4.35 million euros to the institute management of Fraunhofer IAF, Dr. Patricie Merkert and Prof. Dr. Rüdiger Quay. © Fraunhofer IAF Nach der Scheckübergabe tauscht sich Staatssekretär Dr. Patrick Rapp vor Ort über die APECS-Pilotlinie und die geplanten Aktivitäten des Fraunhofer IAF aus. © Fraunhofer IAF / After handing over the cheque, State Secretary Dr. Patrick Rapp discusses the APECS pilot line and the planned activities of Fraunhofer IAF on site. © Fraunhofer IAF Im Rahmen der APECS-Pilotlinie wird u. a. der Bereich Trockenätztechnik im Reinraum des Fraunhofer IAF für 6‘‘-Wafer erweitert. © Fraunhofer IAF / As part of the APECS pilot line, the area of dry etching technology in the Fraunhofer IAF clean room for 6’’ wafers is being expanded. © Fraunhofer IAF Post-CMOS Druck-sensor-Chiplets mit Wafer-level Gehäu-sen vor ihrer Separierung. © Fraunhofer ISIT / Post-CMOS pressure sensor chiplets with wafer level packaging before dicing. © Fraunhofer ISIT
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  • Know How, Institut

Baden-Württemberg beteiligt sich mit 4,35 Mio. Euro an Förderung im Rahmen des EU Chips Act

Fraunhofer IAF erweitert Technologiefähigkeiten für Chiplet-Innovationen im Rahmen der APECS-Pilotlinie

Das Fraunhofer IAF erweitert seine technologischen Fähigkeiten im Bereich der III-V-Verbindungshalbleiter und leistet damit einen wertvollen Beitrag zum Aufbau der APECS-Pilotlinie im Rahmen des EU Chips Acts. Das Ministerium für Wirtschaft, Arbeit und Tourismus Baden-Württemberg beteiligt sich a…
Abbildung 1 – Konzeptuelle Darstellung (a) eines einreihigen CFET und (b) eines zweireihigen CFET. Das Layout eines Flipflops (D-Flipflop oder DFF) zeigt eine Verringerung der Zellenhöhe und -fläche um 24 nm (oder 12,5 %) beim Übergang von einem einreihigen zu einem zweireihigen CFET (H. Kuekner et al., IEDM 2024). / Figure 1 – Conceptual representation of (a) a single-row CFET and (b) a double-row CFET. The layout of a flip-flop (D-type flip-flop or DFF) shows a reduction of the cell height & area with 24nm (or 12.5%) when transitioning from a single-row to a double-row CFET (H. Kuekner et al., IEDM 2024). Abbildung 2 – Virtueller Prozessablauf für den Aufbau einer zweireihigen CFET-Architektur. Der mit 3D Coventor simulierte Prozessablauf ging von den Spezifikationen einer „virtuellen“ CFET-Fab aus und projizierte zukünftige Verarbeitungskapazitäten und Designspielräume (H. Kuekner et al., IEDM 2024). Die Detailansicht zeigt ein TEM eines monolithischen CFET-Technologie-Demonstrators, der in der 300-mm-Reinraum-F&E-Einrichtung von imec hergestellt wurde (A. Vandooren et al., IEDM 2024). / Figure 2 – Virtual process flow for building a double-row CFET architecture. The process flow, simulated with 3D Coventor, started from the specifications of a ‘virtual’ CFET fab, projecting future processing capabilities and design margins (H. Kuekner et al., IEDM 2024). The zoom-in represents a TEM of a monolithic CFET technology demonstrator fabricated within imec’s 300mm R&D cleanroom facility (A. Vandooren et al., IEDM 2024).
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  • Elektronik (Wafer, Halbleiter, Mikrochips,...)

Neue Standard-Zellarchitektur bietet den optimalen Kompromiss zwischen Flächennutzung und Prozesskomplexität für Logik und SRAM

Imec setzt auf zweireihige CFET-Technologie für den A7-Technologieknoten

Imec, ein weltweit führendes Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, präsentiert auf dem 2024 IEEE International Electron Devices Meeting (IEDM) eine neue CFET-basierte Standardzellenarchitektur, die aus zwei Reihen CFETs mit einer dazwischen liegenden gem…
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