![High-End Performance Packaging vom Wafer bis zum System. © Fraunhofer IZM / High-End Performance Packaging from wafer to system. © Fraunhofer IZM High-End Performance Packaging vom Wafer bis zum System. © Fraunhofer IZM / High-End Performance Packaging from wafer to system. © Fraunhofer IZM](/uploads/images/_scale/hpp_230404_2000x1100_mit_beschriftung_169_626x352.jpg)
![Auf dem Weg zu marktreifen Quantentechnologien: Im Berliner QuantumPackaging Lab werden Packaging-Technologien für die Quantenphotonik entwickelt. © Fraunhofer IZM | Matthildur Valfells / On the way to market-ready quantum technologies: Packaging technologies for quantum photonics are being developed at the Berlin QuantumPackaging Lab. © Fraunhofer IZM | Matthildur Valfells Auf dem Weg zu marktreifen Quantentechnologien: Im Berliner QuantumPackaging Lab werden Packaging-Technologien für die Quantenphotonik entwickelt. © Fraunhofer IZM | Matthildur Valfells / On the way to market-ready quantum technologies: Packaging technologies for quantum photonics are being developed at the Berlin QuantumPackaging Lab. © Fraunhofer IZM | Matthildur Valfells](/uploads/images/_scale/snom_quantum_packaging_lab_fraunhofer_izm_169_626x352.jpg)
![Chipaufbau für die Auslese-Elektronik in Quantencomputern auf Kryo-Testsockel. © Fraunhofer IZM | Volker Mai / Chip assembly for readout electronics in quantum computers on cryo test pedestal. © Fraunhofer IZM | Volker Mai Chipaufbau für die Auslese-Elektronik in Quantencomputern auf Kryo-Testsockel. © Fraunhofer IZM | Volker Mai / Chip assembly for readout electronics in quantum computers on cryo test pedestal. © Fraunhofer IZM | Volker Mai](/uploads/images/_scale/_22a2506_169_626x352.jpg)
![Ein historisches Treffen an unserem Institut, das den Beginn einer außergewöhnlichen Partnerschaft darstellt: Der 1. FMD-Intel-Workshop zur heterogenen 3D-Integration für 2030+ am 28. Oktober 2022 in Berlin. © Fraunhofer IZM Ein historisches Treffen an unserem Institut, das den Beginn einer außergewöhnlichen Partnerschaft darstellt: Der 1. FMD-Intel-Workshop zur heterogenen 3D-Integration für 2030+ am 28. Oktober 2022 in Berlin. © Fraunhofer IZM](/uploads/images/_scale/img_9263_169_626x352.jpg)
![Glas-Interposer mit drei montierten Daisy-Chain-Testchips. Die Dicke des Glas-Interposers beträgt 450 µm mit vollständig Cu-gefüllten TGVs und RDL-Routing auf beiden Seiten. Glas kann eine überlegene Leistung für HF-Anwendungen bieten (je nach Glastyp) und zu einem Interposer mit Dicken im Bereich von 50-800 µm verarbeitet werden. TGVs können für die Strom- oder Signalführung oder zur Verbesserung des Wärmemanagements eingesetzt werden. © Fraunhofer IZM / Glass interposer with 3 assembled daisy chain test chips. The thickness of the glass interposer 450 µm with completely Cu-filled TGVs and RDL routing on both sides. Glass can offer a superior performance for RF applications (depending on glass type) and can be processed to an interposer with thicknesses in the range of 50-800 µm, TGVs can be used for power or signal routing or to improve thermal management. © Fraunhofer IZM Glas-Interposer mit drei montierten Daisy-Chain-Testchips. Die Dicke des Glas-Interposers beträgt 450 µm mit vollständig Cu-gefüllten TGVs und RDL-Routing auf beiden Seiten. Glas kann eine überlegene Leistung für HF-Anwendungen bieten (je nach Glastyp) und zu einem Interposer mit Dicken im Bereich von 50-800 µm verarbeitet werden. TGVs können für die Strom- oder Signalführung oder zur Verbesserung des Wärmemanagements eingesetzt werden. © Fraunhofer IZM / Glass interposer with 3 assembled daisy chain test chips. The thickness of the glass interposer 450 µm with completely Cu-filled TGVs and RDL routing on both sides. Glass can offer a superior performance for RF applications (depending on glass type) and can be processed to an interposer with thicknesses in the range of 50-800 µm, TGVs can be used for power or signal routing or to improve thermal management. © Fraunhofer IZM](/uploads/images/_scale/glasinterposerbestckt_169_626x352.jpg)
![Silizium-Interposer mit zwei montierten Risk-V-basierten Chiplets und zwei Speicherstapeln mit hoher Bandbreite (HBM2) für Hochleistungsrechner und KI-Workloads. Chip-/Systemdesign: ETH Zürich, Interposer-Fertigung und Chip-Montage. © Fraunhofer IZM / Silicon interposer with two assembled Risk-V-based chiplets and two high bandwidth memory stacks (HBM2) for high performance computing and AI workloads. Chip/system design: ETH Zurich, interposer finish and chip assembly. © Fraunhofer IZM Silizium-Interposer mit zwei montierten Risk-V-basierten Chiplets und zwei Speicherstapeln mit hoher Bandbreite (HBM2) für Hochleistungsrechner und KI-Workloads. Chip-/Systemdesign: ETH Zürich, Interposer-Fertigung und Chip-Montage. © Fraunhofer IZM / Silicon interposer with two assembled Risk-V-based chiplets and two high bandwidth memory stacks (HBM2) for high performance computing and AI workloads. Chip/system design: ETH Zurich, interposer finish and chip assembly. © Fraunhofer IZM](/uploads/images/_scale/ethizm_siinterposer_169_626x352.jpg)
![Prof. Dr.-Ing. Martin Schneider-Ramelow, Institutsleiter des Fraunhofer IZM. © Fraunhofer IZM / Prof. Dr.-Ing. Martin Schneider-Ramelow, director of Fraunhofer IZM. © Fraunhofer IZM Prof. Dr.-Ing. Martin Schneider-Ramelow, Institutsleiter des Fraunhofer IZM. © Fraunhofer IZM / Prof. Dr.-Ing. Martin Schneider-Ramelow, director of Fraunhofer IZM. © Fraunhofer IZM](/uploads/images/_scale/martinschneiderramelowhintergrundgrau_169_626x352.jpg)
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- Science
Pioneering work for the microelectronics of tomorrow: From Chiplet Integration to Cooling - Challenges in High-End Performance Packaging
The future of microelectronics faces exciting developments and important trends. But how will this technological sector develop in the coming years? Which application areas will significantly drive 2.5D/3D hetero-integration and high-end performance packaging, and where are the limits of what is phy…